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大规模集成电路设计方法
本书是集成电路领域本科教育教学改革试点工作（简称“101”计划）系列教材之一。
全书共11章，以集成电路设计方法为中心，在介绍设计方法发展演化和若干典型设计的基础上，重点介绍系统级设计的基本方法、高层次综合技术、逻辑设计与优化等一系列电路设计流程中的方法学、模拟电路EDA方法以及支撑这些技术的EDA算法策略。
本书可作为高等学校电子信息类、计算机类相关专业的本科生和研究生教材。也可供从事芯片设计、电子设计自动化等集成电路领域的工程技术人员，以及对集成电路感兴趣的读者参考。
作者：
主编 魏少军 副主编 尹首一 杨军
定价：
89.00元
出版时间：
2026-02-11
ISBN：
978-7-04-065608-4
物料号：
65608-00
读者对象：
高等教育
一级分类：
电气/电子信息/自动化类
二级分类：
电子信息/通信专业课
三级分类：
其他
重点项目：
暂无
版面字数：
680.00千字
开本：
16开
装帧形式：
精装
版次：
1
最新版次印刷时间：
2026-01-02
- 前辅文
- 第1章 大规模集成电路设计方法概述
- 1.1 集成电路产业及设计方法的发展简史
- 1.1.1 集成电路技术及产业发展简史
- 1.1.2 大规模集成电路设计方法的缘起及发展
- 1.2 大规模集成电路设计流程
- 1.2.1 大规模集成电路设计流程概述
- 1.2.2 EDA工具
- 1.2.3 硬件描述语言Verilog概述
- 1.2.4 标准单元及核心IP
- 1.3 若干典型集成电路产品
- 1.3.1 存储器
- 1.3.2 微处理器
- 1.3.3 FPGA芯片
- 1.3.4 通信芯片
- 1.3.5 数模混合SoC芯片
- 本章总结
- 章节习题
- 1.1 集成电路产业及设计方法的发展简史
- 第2章 系统级设计
- 2.1 简介
- 2.2 PC时代：经典冯·诺依曼架构
- 2.2.1 什么是冯·诺依曼架构
- 2.2.2 基本组成和工作原理
- 2.2.3 简单CPU实例
- 2.3 移动互联网时代：系统级芯片（SoC）
- 2.3.1 SoC技术简介
- 2.3.2 微处理器IP核
- 2.3.3 片上总线（OCB）技术
- 2.3.4 多核处理器和片上网络技术
- 2.4 智能时代：人工智能芯片
- 2.4.1 并行计算的实现方法
- 2.4.2 图形处理单元（GPU）
- 2.4.3 领域定制架构（DSA）芯片
- 2.4.4 可重构计算架构AI芯片
- 2.4.5 新型计算架构AI芯片
- 本章总结
- 章节习题
- 第3章 高层次综合
- 3.1 简介
- 3.1.1 问题定义
- 3.1.2 发展历史
- 3.1.3 应用前景
- 3.1.4 发展方向
- 3.2 设计流程
- 3.2.1 工具流程分解
- 3.2.2 基于HLS的硬件开发流程
- 3.3 优化策略和性能模型
- 3.3.1 数组优化方法
- 3.3.2 循环优化方法
- 3.3.3 函数优化方法
- 3.3.4 性能评估模型
- 3.4 前端编译器
- 3.4.1 词法及语法分析
- 3.4.2 中间表示
- 3.4.3 代码优化技术
- 3.5 后端算法过程
- 3.5.1 调度算法
- 3.5.2 分配与绑定算法
- 3.6 发展趋势与新兴技术
- 3.6.1 人工智能驱动的HLS
- 3.6.2 设计空间探索
- 3.6.3 跨层协同设计
- 本章总结
- 章节习题
- 3.1 简介
- 第4章 逻辑综合
- 4.1 简介
- 4.1.1 问题定义
- 4.1.2 发展历史
- 4.2 寄存器传输级综合
- 4.2.1 语言解析
- 4.2.2 前端优化
- 4.2.3 IP核推断
- 4.3 逻辑优化
- 4.3.1 组合逻辑优化
- 4.3.2 时序逻辑优化
- 4.3.3 无关项优化
- 4.3.4 逻辑综合配方
- 4.4 工艺映射
- 4.4.1 面向ASIC的工艺映射
- 4.4.2 面向FPGA的工艺映射
- 4.4.3 时序分析与优化
- 4.4.4 功耗分析与优化
- 本章总结
- 章节习题
- 4.1 简介
- 第5章 设计验证
- 5.1 简介
- 5.2 模拟验证
- 5.2.1 模拟验证的基本原理
- 5.2.2 通用验证方法学
- 5.2.3 常见的模拟验证场景
- 5.2.4 模拟验证小结
- 5.3 形式化验证
- 5.3.1 形式化验证的发展历史
- 5.3.2 形式化验证的两个主要应用场景
- 5.3.3 形式化验证面临的主要挑战与应对策略
- 5.3.4 形式化验证章节小结
- 本章总结
- 章节习题
- 第6章 测试综合
- 6.1 简介
- 6.2 测试向量生成
- 6.2.1 故障模型
- 6.2.2 故障模拟
- 6.2.3 确定性测试向量生成
- 6.3 可测试性设计
- 6.3.1 可测试性分析
- 6.3.2 扫描设计
- 6.3.3 测试压缩
- 6.4 内建自测试
- 6.4.1 逻辑内建自测试
- 6.4.2 存储器内建自测试与自修复
- 6.5 测试访问与测试标准
- 6.5.1 边界扫描测试（IEEE 1149.1）
- 6.5.2 嵌入式核测试（IEEE 1500）
- 6.5.3 IJTAG测试网络（IEEE 1687）
- 本章总结
- 章节习题
- 第7章 布图规划和布局
- 7.1 布图规划和布局的基本介绍
- 7.1.1 基本术语
- 7.1.2 布图规划和布局的问题描述
- 7.1.3 布图规划和布局的技术发展脉络
- 7.2 布图规划
- 7.2.1 基于元启发式的布图规划技术
- 7.2.2 基于数学规划的布图规划技术
- 7.2.3 其他考虑多目标优化的布图规划技术
- 7.3 布局
- 7.3.1 布局的技术发展
- 7.3.2 全局布局
- 7.3.3 布局合法化和详细布局
- 7.3.4 考虑其他目标的布局
- 7.4 发展趋势与新兴技术
- 7.4.1 3D布图规划与布局
- 7.4.2 AI辅助的布图规划和布局
- 本章总结
- 章节习题
- 7.1 布图规划和布局的基本介绍
- 第8章 布线技术
- 8.1 布线简介
- 8.1.1 布线基本介绍及其发展历史
- 8.1.2 布线概念
- 8.1.3 布线问题分类和举例
- 8.2 信号线网布线
- 8.2.1 信号布线相关概念
- 8.2.2 信号布线问题与流程
- 8.2.3 信号布线技术
- 8.2.4 全局布线
- 8.2.5 详细布线
- 8.3 时钟线网布线
- 8.3.1 时钟概念（信号、门控时钟、时钟拓扑）
- 8.3.2 时钟树问题介绍（时钟树优化目标、时钟树综合问题建模）
- 8.3.3 时钟拓扑设计
- 8.3.4 时钟布线方法
- 8.3.5 时钟调度和优化
- 8.4 3D芯片布线
- 8.4.1 3D信号线网布线
- 8.4.2 3D时钟线网布线
- 本章总结
- 章节习题
- 8.1 布线简介
- 第9章 模拟电路EDA
- 9.1 简介
- 9.1.1 引言
- 9.1.2 模拟集成电路设计流程
- 9.1.3 模拟集成电路设计的挑战
- 9.2 SPICE电路仿真器
- 9.2.1 SPICE仿真器基础知识
- 9.2.2 仿真器基本原理
- 9.3 电路和器件建模
- 9.4 电路优化
- 9.4.1 背景
- 9.4.2 差分进化算法
- 9.4.3 贝叶斯优化
- 9.4.4 强化学习方法
- 9.5 版图设计自动化
- 9.5.1 布局表示
- 9.5.2 优化算法
- 9.6 设计约束
- 本章总结
- 章节习题
- 9.1 简介
- 第10章 算法基础
- 10.1 引言
- 10.2 计算复杂性
- 10.2.1 渐近记号
- 10.2.2 复杂性类
- 10.3 启发式算法策略
- 10.3.1 贪婪算法
- 10.3.2 动态规划
- 10.3.3 分支定界法
- 10.3.4 模拟退火算法
- 10.4 数学规划策略
- 10.4.1 数学规划问题的类别
- 10.4.2 线性规划（LP）问题
- 10.4.3 整数线性规划（ILP）问题
- 10.4.4 凸优化问题
- 10.5 EDA中的常用图算法
- 10.5.1 图的数据结构与遍历
- 10.5.2 拓扑排序
- 10.5.3 强连通分量
- 10.5.4 最短路径
- 10.5.5 最小生成树
- 10.5.6 流网络
- 本章总结
- 章节习题
- 第11章 系统电路工艺协同优化和可靠性良率设计
- 11.1 设计和工艺协同优化
- 11.1.1 DTCO的发展历史和面临的挑战
- 11.1.2 EDA工具在DTCO中的应用和现状
- 11.2 系统和工艺协同优化
- 11.3 良率设计
- 11.4 可靠性设计
- 11.4.1 半导体器件和电路可靠性问题
- 11.4.2 可靠性建模和仿真的工业解决方案
- 本章总结
- 章节习题
- 11.1 设计和工艺协同优化
