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数字电路与系统（第2版）
本书是“十三五”江苏省高等学校重点教材。第1版出版以来，经过了几年的教学应用，作者根据教学实践以及技术发展的需要，在教学中对内容进行了调整与修改，使其更加适合当前的教学要求。
全书分为12章，按照数字逻辑基础、组合逻辑电路的分析与设计、组合逻辑电路模块、Verilog HDL硬件描述语言、时序逻辑电路的分析与设计、时序逻辑电路模块、半导体存储器与可编程逻辑器件、数模与模数转换、数字系统设计的顺序，由浅入深地对数字电路与系统进行了全面详细的介绍。本书注重介绍电路的描述方法、数字电路的分析方法和设计方法，书中引入了大量的工程应用实例，加深读者对相关内容的理解。增加部分重难点视频二维码资源，供读者扫码观看。
本书与东南大学“电路与电子线路基础”(电路、电子线路两部分)、“信号与线性系统”内容相衔接，构成完整的电路基础理论课程。教材编写中注重基本概念和基本方法，注重基本理论和实际应用相结合。本书与国家精品在线开放课程“数字电路与系统”相配套，可登录中国大学MOOC观看。
本书可作为普通高等学校电子信息类、电气类、自动化类和计算机类等专业本科生“数字电子技术”“数字逻辑电路”“数字电路与系统”课程的教材，也可作为相关领域工程技术人员的参考资料。
作者：
李文渊主编；李文渊、安良、高翔 、陈立全、王蓉编
定价：
66.00元
出版时间：
2024-09-17
ISBN：
978-7-04-062713-8
物料号：
62713-00
读者对象：
高等教育
一级分类：
电气/电子信息/自动化类
二级分类：
电子信息/通信专业课
三级分类：
其他
重点项目：
暂无
版面字数：
730.00千字
开本：
16开
全书页数：
暂无
装帧形式：
平装
- 前辅文
- 第1章 绪论
- 1.1 模拟信号与数字信号
- 1.2 数字脉冲信号
- 1.3 模拟电路与数字电路
- 1.4 逻辑设计
- 1.5 逻辑器件
- 1.6 集成电路
- 1.7 可编程逻辑器件
- 1.8 数字系统简介
- 1.8.1 电子计算机
- 1.8.2 数字信号处理器
- 本章小结
- 习题
- 第2章 数制与码制
- 2.1 数制
- 2.1.1 十进制
- 2.1.2 R进制
- 2.1.3 二进制
- 2.1.4 八进制和十六进制
- 2.2 算术运算
- 2.2.1 二进制数的算术运算
- 2.2.2 八进制数的算术运算
- 2.2.3 十六进制数的算术运算
- 2.3 数制之间的转换
- 2.3.1 R进制数转换为十进制数
- 2.3.2 十进制数转换为二进制数
- 2.3.3 二进制数与八进制数、十六进制数之间的相互转换
- 2.4 计算机中数的表示方法
- 2.4.1 原码及其运算
- 2.4.2 补码及其运算
- 2.4.3 反码及其运算
- 2.5 计算机中的码
- 2.5.1 码的概念
- 2.5.2 数值编码
- 2.5.3 字符码和其他码
- 2.5.4 检错码和纠错码
- 本章小结
- 习题
- 2.1 数制
- 第3章 逻辑函数及其简化
- 3.1 基本逻辑运算
- 3.1.1 逻辑代数的二值逻辑
- 3.1.2 逻辑非和非运算
- 3.1.3 逻辑乘和与运算
- 3.1.4 逻辑加和或运算
- 3.1.5 逻辑运算的优先级
- 3.2 复合逻辑运算
- 3.2.1 与非门
- 3.2.2 或非门
- 3.2.3 异或门
- 3.2.4 异或非门(同或门)
- 3.2.5 其他复合门
- 3.3 逻辑代数的基本定律
- 3.3.1 逻辑等式的证明
- 3.3.2 常用的基本定理
- 3.3.3 逻辑运算的完备集
- 3.4 逻辑代数的基本规则
- 3.4.1 代换规则
- 3.4.2 对偶规则
- 3.4.3 反演规则
- 3.5 逻辑代数的常用公式
- 3.5.1 并项公式
- 3.5.2 消冗余因子公式
- 3.5.3 消冗余项公式
- 3.6 逻辑函数及其描述方法
- 3.6.1 逻辑函数表达式
- 3.6.2 逻辑图
- 3.6.3 真值表
- 3.6.4 卡诺图
- 3.6.5 标准表达式
- 3.7 逻辑函数的简化
- 3.7.1 逻辑简化的意义和标准
- 3.7.2 公式法简化
- 3.7.3 卡诺图法简化
- 本章小结
- 习题
- 3.1 基本逻辑运算
- 第4章 集成逻辑电路基础
- 4.1 晶体管的开关特性
- 4.1.1 PN结
- 4.1.2 二极管的开关特性
- 4.1.3 BJT的开关特性
- 4.1.4 MOSFET的开关特性
- 4.1.5 MOS模拟开关
- 4.1.6 数字传输门
- 4.2 逻辑门电路
- 4.2.1 三种基本逻辑门
- 4.2.2 复合型逻辑门
- 4.3 晶体管-晶体管逻辑门电路
- 4.3.1 简单的门电路
- 4.3.2 TTL门
- 4.3.3 TTL门的主要参数
- 4.3.4 改进的TTL门
- 4.4 CMOS逻辑电路
- 4.4.1 CMOS反相器
- 4.4.2 CMOS逻辑门
- 4.4.3 CMOS三态门
- 4.4.4 CMOS传输门构成逻辑电路
- 4.5 伪NMOS逻辑电路
- 4.6 其他常用的门电路
- 4.6.1 BICMOS门
- 4.6.2 超高速CMOS电路
- 本章小结
- 习题
- 4.1 晶体管的开关特性
- 第5章 组合逻辑电路的分析与设计
- 5.1 组合逻辑电路的特点
- 5.2 组合逻辑电路的分析
- 5.3 组合逻辑电路的最小化设计
- 5.4 组合逻辑电路的竞争和险象
- 5.4.1 功能险象的判断方法
- 5.4.2 逻辑险象的判断方法
- 5.4.3 险象的消除方法
- 本章小结
- 习题
- 第6章 常用的组合逻辑功能器件
- 6.1 编码器
- 6.1.1 4线-2线编码器
- 6.1.2 优先编码器
- 6.1.3 集成优先编码器
- 6.2 译码器
- 6.2.1 二进制译码器
- 6.2.2 二-十进制译码器
- 6.2.3 显示译码器
- 6.3 数据选择器
- 6.3.1 2选1数据选择器的设计
- 6.3.2 双4选1数据选择器
- 6.3.3 8选1数据选择器
- 6.4 数据分配器
- 6.5 数值比较器
- 6.6 奇偶校验位产生与校验电路
- 6.6.1 奇偶校验位
- 6.6.2 奇偶校验电路和校验位产生电路
- 6.6.3 中规模集成奇偶校验电路
- 6.7 算术运算电路
- 6.7.1 1位二进制加法器
- 6.7.2 逐位进位的全加器
- 6.7.3 超前进位的4位二进制全加器
- 6.7.4 减法运算
- 6.7.5 补码的加、减法共用电路
- 6.7.6 用加法器设计组合逻辑电路
- 6.8 算术逻辑单元ALU
- 6.8.1 1位算术逻辑单元
- 6.8.2 中规模集成算术逻辑单元
- 本章小结
- 习题
- 6.1 编码器
- 第7章 Verilog HDL硬件描述语言
- 7.1 硬件描述语言Verilog HDL简介
- 7.1.1 Verilog HDL简介
- 7.1.2 程序结构
- 7.2 Verilog HDL基本语法
- 7.2.1 基本程序结构
- 7.2.2 语法
- 7.2.3 模块的主要描述方式
- 7.3 Verilog HDL描述逻辑电路实例
- 7.3.1 组合逻辑电路的Verilog HDL语言描述
- 7.3.2 时序逻辑电路模块的Verilog HDL语言描述
- 本章小结
- 习题
- 7.1 硬件描述语言Verilog HDL简介
- 第8章 时序逻辑电路的分析与设计
- 8.1 锁存器
- 8.1.1 基本R-S锁存器
- 8.1.2 带有控制端的锁存器
- 8.2 触发器
- 8.2.1 主从触发器
- 8.2.2 边沿触发器
- 8.2.3 CMOS触发器
- 8.2.4 集成触发器
- 8.2.5 触发器的动态参数
- 8.3 时序逻辑电路的基本结构与方程描述
- 8.4 时序逻辑电路的描述方法
- 8.4.1 状态转移方程
- 8.4.2 时序逻辑电路的状态转移真值表
- 8.4.3 时序逻辑电路的状态转换图
- 8.4.4 时序逻辑电路的时序图(工作波形图)
- 8.5 时序逻辑电路的分析方法
- 8.5.1 同步时序逻辑电路的分析
- 8.5.2 异步时序逻辑电路的分析
- 8.6 时序逻辑电路的设计
- 8.6.1 同步时序逻辑电路的设计
- 8.6.2 简单异步时序逻辑电路的设计
- 本章小结
- 习题
- 8.1 锁存器
- 第9章 常用的时序逻辑电路模块
- 9.1 寄存器和移位寄存器
- 9.1.1 寄存器
- 9.1.2 移位寄存器
- 9.2 计数器
- 9.2.1 二进制计数器
- 9.2.2 十进制计数器
- 9.3 集成计数器的应用
- 9.3.1 计数器的级联
- 9.3.2 使用单个计数电路构成任意进制计数器(模值小于单个计数器模值)
- 9.3.3 构成分频器
- 9.3.4 构成脉冲节拍
- 9.4 集成电路中常用的双模计数器电路
- 9.5 序列信号发生器
- 9.5.1 给定序列信号设计电路
- 9.5.2 已知序列长度设计序列信号发生器
- 本章小结
- 习题
- 9.1 寄存器和移位寄存器
- 第10章 半导体存储器与可编程逻辑器件
- 10.1 存储器的基本概念
- 10.1.1 存储器的地址和容量
- 10.1.2 存储器的基本操作
- 10.1.3 RAM和ROM比较
- 10.2 RAM的电路结构与工作原理
- 10.2.1 RAM的基本结构
- 10.2.2 静态随机存取存储器(SRAM)
- 10.2.3 动态随机存取存储器(DRAM)
- 10.3 DDR SDRAM和QDR SRAM简介
- 10.3.1 DDR SDRAM
- 10.3.2 QDR SRAM
- 10.4 ROM的电路结构与应用
- 10.4.1 ROM的结构与读、写方式
- 10.4.2 PROM及其发展
- 10.5 存储器容量扩展
- 10.5.1 位扩展(字长扩展)
- 10.5.2 字扩展
- 10.5.3 字位扩展
- 10.6 可编程逻辑器件概述
- 10.6.1 PLD的基本结构
- 10.6.2 PLD电路的表示方法
- 10.7 简单可编程逻辑器件(simple programmble logic device,SPLD)
- 10.7.1 可编程逻辑阵列PLA
- 10.7.2 可编程阵列逻辑PAL
- 10.7.3 通用阵列逻辑GAL
- 10.8 复杂可编程逻辑器件CPLD
- 10.8.1 MAX 7000系列器件的功能块
- 10.8.2 MAX 7000系列器件的宏单元
- 10.8.3 MAX 7000系列器件的乘积项分配器
- 10.8.4 MAX 7000系列器件的可编程内部连接矩阵
- 10.8.5 MAX 7000系列器件的输入/输出块
- 10.8.6 MAX 7000系列器件编程简介
- 10.9 现场可编程门阵列FPGA
- 10.9.1 FPGA的基本结构
- 10.9.2 可配置逻辑块(CLB)结构
- 10.9.3 Stratix Ⅱ系列FPGA的LAB
- 10.9.4 Stratix Ⅱ系列FPGA的互连资源
- 10.9.5 Stratix Ⅱ系列FPGA的输入/输出模块
- 10.9.6 Stratix Ⅱ系列FPGA的DSP模块
- 10.9.7 Stratix Ⅱ系列FPGA编程简介
- 本章小结
- 习题
- 10.1 存储器的基本概念
- 第11章 数模与模数转换
- 11.1 数模转换的基本原理
- 11.2 常用的数模转换方案
- 11.2.1 开关树译码方案
- 11.2.2 权电阻网络译码方案
- 11.2.3 倒T形电阻网络译码方案
- 11.2.4 恒流源型数模转换器
- 11.2.5 权电容译码方案
- 11.3 数模转换的主要技术指标
- 11.3.1 分辨率
- 11.3.2 转换精确度
- 11.3.3 转换速度
- 11.4 集成DAC的工作原理及应用
- 11.4.1 双缓冲8位DAC: DAC
- 11.4.2 DAC0832与数据总线接口方式
- 11.4.3 双极性数模转换方案
- 11.5 模数转换的基本原理
- 11.5.1 采样定理
- 11.5.2 模数转换过程
- 11.5.3 量化误差
- 11.6 几种常见的模数转换方案
- 11.6.1 并行比较型ADC
- 11.6.2 分级并行比较型ADC
- 11.6.3 逐次逼近型ADC
- 11.6.4 双积分型ADC
- 11.7 模数转换的技术指标
- 11.7.1 分辨率
- 11.7.2 转换精度
- 11.7.3 转换速度
- 11.8 集成ADC及其应用
- 11.8.1 逐次逼近型8位ADC：ADC
- 11.8.2 集成ADC：ADC0804的应用
- 本章小结
- 习题
- 第12章 数字系统设计
- 12.1 数字系统的基本概念
- 12.2 算法状态机
- 12.3 利用ASM图设计数字系统实例
- 12.3.1 逐次逼近型模数转换器数字系统设计
- 12.3.2 交通信号灯控制指挥系统设计
- 12.4 基于HDL的数字系统设计方法概述
- 12.5 Quartus Ⅱ软件的介绍
- 12.6 Verilog HDL的综合与仿真
- 12.6.1 Verilog HDL的综合过程
- 12.6.2 Verilog HDL的仿真
- 12.7 设计实例
- 12.7.1 正弦波发生器的设计
- 12.7.2 交通灯数字控制器的Verilog HDL实现
- 本章小结
- 习题
- 参考文献
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