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数字逻辑设计及应用

样章
作者：
姜书艳
定价：
41.00元
ISBN：
978-7-04-055608-7
版面字数：
390.000千字
开本：
16开
全书页数：
暂无
装帧形式：
平装
重点项目：
暂无
出版时间：
2021-11-11
读者对象：
高等教育
一级分类：
电气/电子信息/自动化类
二级分类：
电子电气类核心课程
三级分类：
数字逻辑电路

本书为电子科技大学“数字逻辑设计及应用”MOOC 的配套教材，更适用于MOOC 学习、翻转课堂或混合式教学。全书共8 章，包括引论、数字信息的二进制表达、数字电路、组合逻辑设计原理、硬件描述语言及FPGA 基础、组合逻辑设计实践、时序逻辑设计原理、时序逻辑设计实践。

本教材可作为高等学校电子信息类、电气类、计算机类、自动化类等专业的数字电路与逻辑设计相关课程的教材，也可作为数字电子技术相关课程和从事数字逻辑电路和系统设计的工程技术人员的参考书。

  • 前辅文
  • 第1章 引  论
    • 1.1 数字系统
    • 1.2 模拟与数字
    • 1.3 数字技术
    • 小结
    • 作业
    • 单元测验
  • 第2章 数字信息的二进制表达
    • 2.1 数制转换
      • 2.1.1 按位计数制
      • 2.1.2 数量的二进制表达
      • 2.1.3 常用按位计数制的转换
    • 2.2 二进制数的算术运算
      • 2.2.1 加法运算
      • 2.2.2 减法运算
    • 2.3 符号数的表示
      • 2.3.1 原码（符号数值）表示法
      • 2.3.2 补码与反码表示法
    • 2.4 符号数的算术运算
    • 2.5 信息的二进制编码
      • 2.5.1 一般字符与状态编码
      • 2.5.2 ASCII编码
      • 2.5.3 十进制数符号的编码
    • 2.6 格雷码
      • 2.6.1 格雷码
      • 2.6.2 检错和纠错编码
    • 小结
    • 单元测验
  • 第3章 数 字 电 路
    • 3.1 数字系统的逻辑实现
    • 3.2 开关电路与CMOS结构
    • 3.3 CMOS结构的扩展设计
    • 3.4 电压与电流的容限设置
    • 3.5 数字集成电路及对等设计规范
    • 3.6 片内最大集成度设计
    • 3.7 信号传输延迟与功耗
    • 3.8 数字集成器件的输入端口单元设计
    • 3.9 数字集成器件的输出端口单元设计
    • 3.10 集成块的外部电路设计
    • 单元测验
  • 第4章 组合逻辑设计原理
    • 4.1 开关代数的定理和公理
      • 4.1.1 公理
      • 4.1.2 单变量开关代数定理
      • 4.1.3 二变量定理和三变量定理
      • 4.1.4 n变量定理
      • 4.1.5 对偶定理
      • 4.1.6 香农展开定理
    • 4.2 正负逻辑、对偶关系和反演关系的应用
      • 4.2.1 正负逻辑
      • 4.2.2 正负逻辑、对偶关系、反演关系的应用
      • 4.2.3 异或、同或运算的定理
    • 4.3 逻辑函数的多种表达形式以及相互之间的关系
      • 4.3.1 逻辑函数的表达
      • 4.3.2 最小项与最大项
      • 4.3.3 逻辑函数的标准形式
      • 4.3.4 逻辑函数不同表达方式之间的关系
    • 4.4 逻辑函数的化简
      • 4.4.1 利用逻辑代数公式化简
      • 4.4.2 卡诺图法化简逻辑函数
      • 4.4.3 多输出函数的化简
      • 4.4.4 具有无关项的逻辑函数的化简
    • 4.5 组合逻辑电路中的定时冒险
      • 4.5.1 静态冒险
      • 4.5.2 利用代数法发现静态冒险
      • 4.5.3 利用卡诺图发现静态冒险
      • 4.5.4 动态冒险
    • 单元测验
  • 第5章 硬件描述语言及FPGA基础
    • 5.1 FPGA及HDL简介
      • 5.1.1 FPGA简介
      • 5.1.2 HDL简介
      • 5.1.3 FPGA开发环境简介
    • 5.2 Verilog HDL
      • 5.2.1 Verilog HDL基本结构
      • 5.2.2 逻辑值及常量、变量
      • 5.2.3 运算符
      • 5.2.4 语句
    • 5.3 组合电路设计实例
      • 5.3.1 译码器设计
      • 5.3.2 使用译码器实现逻辑函数
    • 5.4 时序逻辑电路设计实例
      • 5.4.1 同步计数器74×163的实现
      • 5.4.2 移位寄存器74×194的实现
    • 作业
    • 单元测验
    • 附录 实验板资源
  • 第6章 组合逻辑设计实践
    • 6.1 组合逻辑电路的文档标准
      • 6.1.1 方框图
      • 6.1.2 原理图
      • 6.1.3 门的符号
      • 6.1.4 信号名和有效电平
      • 6.1.5 “圈到圈”逻辑设计
      • 6.1.6 电路布局
      • 6.1.7 电路定时
    • 6.2 译码器
      • 6.2.1 二进制译码器
      • 6.2.2 BCD码译码器
      • 6.2.3 七段显示译码器
    • 6.3 编码器
      • 6.3.1 二进制编码器
      • 6.3.2 优先编码器
    • 6.4 三态器件
      • 6.4.1 三态缓冲器
      • 6.4.2 三态缓冲器的应用
      • 6.4.3 标准中规模缓冲器的应用
    • 6.5 多路复用器
      • 6.5.1 多路复用器
      • 6.5.2 扩展多路复用器
      • 6.5.3 多路复用器实现逻辑函数
    • 6.6 多路分配器和奇偶校验电路
    • 6.7 比较器
    • 6.8 加法器
    • 单元测验
  • 第7章 时序逻辑设计原理
    • 7.1 概述
    • 7.2 双稳态元件
      • 7.2.1 数字分析
      • 7.2.2 模拟分析
      • 7.2.3 亚稳态特性
    • 7.3 S-R锁存器
      • 7.3.1 电路结构
      • 7.3.2 S-R锁存器的工作原理、功能描述和定时参数
      • 7.3.3 S′-R′锁存器
      • 7.3.4 带使能端的S-R锁存器
    • 7.4 D锁存器
      • 7.4.1 D锁存器的原理
      • 7.4.2 D锁存器的时间参数
    • 7.5 D触发器
      • 7.5.1 边沿触发式D触发器
      • 7.5.2 可复位触发器
      • 7.5.3 具有清零和预置端的D触发器
      • 7.5.4 具有使能端的边沿D触发器
    • 7.6 J-K触发器和T触发器
      • 7.6.1 J-K触发器
      • 7.6.2 T触发器
    • 7.7 时钟同步状态机的结构
      • 7.7.1 时钟同步状态机的结构
      • 7.7.2 时钟同步状态机的表达
    • 7.8 时钟同步状态机分析
    • 7.9 时钟同步状态机的设计
      • 7.9.1 简单计数功能设计
      • 7.9.2 序列发生器设计
      • 7.9.3 序列检测器设计
    • 7.10 尾灯控制
    • 7.11 时钟同步状态机定时图
    • 小结
    • 单元测验
  • 第8章 时序逻辑设计实践
    • 8.1 时序逻辑电路的标准文档
      • 8.1.1 状态机的描述文档
      • 8.1.2 时序图和时序说明
      • 思考题
    • 8.2 常用的基本锁存器和触发器
      • 思考题
    • 8.3 计数器原理及应用
      • 8.3.1 异步计数器和同步计数器
      • 8.3.2 二进制计数模块
      • 8.3.3 计数器的应用
      • 思考题
    • 8.4 移位寄存器原理及应用
      • 8.4.1 移位寄存器原理
      • 8.4.2 移位寄存器构建计数器
      • 思考题
    • 8.5 迭代电路和时序逻辑电路
      • 8.5.1 迭代电路时序化
      • 8.5.2 基本迭代模块的设计方法
      • 思考题
    • 8.6 序列发生器的设计
      • 8.6.1 计数器+组合逻辑电路
      • 8.6.2 移位寄存器构成的最大长度序列发生器
      • 思考题
    • 练习题
    • 单元测验

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