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微型计算机(Pentium系列)原理与接口技术(附光盘)

“十五”国家规划教材

作者:
艾德才
定价:
44.20元
ISBN:
978-7-04-013322-6
版面字数:
600千字
开本:
特殊
全书页数:
455页
装帧形式:
平装
重点项目:
“十五”国家规划教材
出版时间:
2004-01-10
读者对象:
高等教育
一级分类:
计算机/教育技术类
二级分类:
计算机基础课程
三级分类:
计算机硬件技术

  本教材是我国国内首本以Pentium为平台的微机原理与接口技术的教材,其内容丰富、系统、新颖、完整,反映了当今微处理机领域的新技术、新潮流,是作者多年教学经验和智慧的体现。
  本教材以当今最杰出的32位Pentium微处理机为平台,把Pentium微处理机的体系机构、系统原理、存储管理技术、高速缓冲存储器(Cache)技术、浮点技术、总线技术、中断、接口部件、多功能高集成外围芯片组82371和82443、数模转换、模数转换、汇编程序设计语言等基本内容融为一体,形成一个完整的、系统的计算机硬件技术教学内容,可以使学生在学习硬件技术基础时感到自然、流畅。
  本教材反映了微处理机领域技术发展的最新水平与趋势,其内容充分体现了计算机硬件技术的知识性与先进性的统一。每章之后均配有习题,供自学自测用。
  本教材可作为高等院校电气信息类、机电类本科各专业的微机原理及接口技术、计算机硬件技术基础教学用书,也可作为普通高等院校计算机专业本科、专科各专业微机原理及接口技术的教学用书及培训教材。
  • 第一章 微处理机系统概论
    • 1.1 微处理机的发展
    • 1.2 微处理机硬件结构
      • 1.2.1 寄存器
      • 1.2.2 运算器
      • 1.2.3 控制器
      • 1.2.4 存储器
      • 1.2.5 I/O设备
      • 1.2.6 微处理机的总线结构
    • 1.3 计算机数的表示
      • 1.3.1 数值的表示
      • 1.3.2 数据单位表示
      • 1.3.3 存储器容量的计量单位
      • 1.3.4 编址与寻址
    • 1.4 微型计算机主要性能指标
    • 习题
  • 第二章 Pentium系统结构与原理
    • 2.1 引言
      • 2.1.1 Pentium微处理机常用术语
      • 2.1.2 Pentium微处理机操作方式
    • 2.2 RISC和CISC
      • 2.2.1 复杂指令系统计算机———CISC
      • 2.2.2 精简指令系统计算机———RISC
    • 2.3 Pentium寄存器
      • 2.3.1 基本体系结构寄存器
      • 2.3.2 系统级寄存器
    • 2.4 Pentium CPU系统原理
    • 2.5 Pentium采用的新技术
      • 2.5.1 Pentium新型体系结构
      • 2.5.2 Pentium采用的新技术
    • 2.6 流水线技术
      • 2.6.1 Pentium整数流水线
      • 2.6.2 Pentium浮点流水线
      • 2.6.3 Pentium指令流水线
      • 2.6.4 指令预取
      • 2.6.5 指令配对规则
    • 2.7 Pentium寻址方式
    • 2.8 数据类型
    • 习题
  • 第三章 Pentium存储管理
    • 3.1 综述
      • 3.1.1 存储器系统
      • 3.1.2 存储管理
      • 3.1.3 存储器结构
    • 3.2 Pentium分段存储管理
      • 3.2.1 平台存储管理方式
      • 3.2.2 保护方式下的平台存储管理方式
      • 3.2.3 多段存储管理方式
    • 3.3 Pentium的段转换
      • 3.3.1 存储器段及其寄存器
      • 3.3.2 段选择符
      • 3.3.3 段描述符
      • 3.3.4 段描述符表
      • 3.3.5 描述符表基地址寄存器
    • 3.4 分页存储管理
      • 3.4.1 页转换
      • 3.4.2 允许分页位
      • 3.4.3 线性地址
      • 3.4.4 页表
      • 3.4.5 页表项
      • 3.4.6 转换旁视缓冲存储器TLB
    • 3.5 页级保护
    • 3.6 段与页转换组合
      • 3.6.1 平台存储管理方式
      • 3.6.2 段覆盖页
      • 3.6.3 页覆盖段
      • 3.6.4 页和段边界不对准
      • 3.6.5 页和段边界对准
      • 3.6.6 每段的页表
    • 3.7 保护方式下的多任务处理
    • 习题
  • 第四章 高速缓冲存储器(Cache)
    • 4.1 Cache
      • 4.1.1 什么是Cache
      • 4.1.2 局部性原理
      • 4.1.3 技术术语
      • 4.1.4 Pentium片内Cache
    • 4.2 Cache配置方案
      • 4.2.1 Pentium片内Cache的配置
      • 4.2.2 影响Cache性能的因素
      • 4.2.3 Cache大小规模和性能
      • 4.2.4 缔合方式和性能
      • 4.2.5 实际Cache
    • 4.3 Cache结构
    • 4.4 Cache操作方式
      • 4.4.1 数据Cache
      • 4.4.2 数据Cache更新方案
      • 4.4.3 指令Cache
      • 4.4.4 Cache读/写操作
      • 4.4.5 Cache替换算法与规则
      • 4.4.6 Cache写贯穿
      • 4.4.7 Cache写回
    • 4.5 一致性协议
      • 4.5.1 MESICache一致性协议模型
      • 4.5.2 指令Cache一致性协议
    • 习题
  • 第五章 二级Cache
    • 5.1 二级Cache
    • 5.2 二级Cache与一级Cache的关系
      • 5.2.1 二级Cache与一级指令Cache的关系
      • 5.2.2 二级Cache与一级数据Cache的关系
    • 5.3 统一的二级Cache
      • 5.3.1 二级Cache使用的是MESI协议
      • 5.3.2 二级Cache与主存储器
      • 5.3.3 二级Cache查找
      • 5.3.4 二级Cache命中
      • 5.3.5 二级Cache不命中
      • 5.3.6 二级Cache的LRU算法
      • 5.3.7 二级Cache流水线
    • 5.4 二级Cache监视
    • 5.5 数据传送方式
      • 习题
  • 第六章 浮点部件
    • 6.1 综述
    • 6.2 浮点部件体系结构
      • 6.2.1 数值寄存器
      • 6.2.2 状态字寄存器
      • 6.2.3 控制字寄存器
      • 6.2.4 标记字寄存器
      • 6.2.5 最后的指令操作码字段
      • 6.2.6 数值指令指针和数据指针
    • 6.3 浮点部件流水线操作
      • 6.3.1 浮点流水线
      • 6.3.2 浮点指令的流动
      • 6.3.3 安全指令的识别
      • 6.3.4 旁路BYPASSES
    • 6.4 计算基础
      • 6.4.1 数字系统
      • 6.4.2 数据类型和格式
      • 6.4.3 舍入控制
      • 6.4.4 精度控制
    • 习题
  • 第七章 中断
    • 7.1 中断的概念
      • 7.1.1 概述
      • 7.1.2 中断系统
    • 7.2 异常与中断
      • 7.2.1 中断源分类
      • 7.2.2 中断控制器
      • 7.2.3 异常和中断向量
      • 7.2.4 指令的重新启动
    • 7.3 允许及禁止中断
      • 7.3.1 不可屏蔽中断对未来的不可屏蔽中断的屏蔽
      • 7.3.2 IF屏蔽INTR
      • 7.3.3 RF对调试故障的屏蔽
      • 7.3.4 MOV和POP指令对堆栈段中某些异常和中断的屏蔽
    • 7.4 中断描述符表
      • 7.4.1 异常和中断同时存在时的优先级
      • 7.4.2 中断描述符表IDT
      • 7.4.3 中断描述符表内描述符
    • 7.5 中断任务和中断过程
      • 7.5.1 中断过程
      • 7.5.2 中断任务
    • 7.6 错误代码
    • 7.7 异常和错误小结
    • 习题
  • 第八章 总线
    • 8.1 总线的概念
      • 8.1.1 概念
      • 8.1.2 总线标准的4个特征
      • 8.1.3 总线分类
      • 8.1.4 总线操作
      • 8.1.5 总线配置结构
    • 8.2 数据传送机制
      • 8.2.1 实际存储器和I/O接口
      • 8.2.2 数据传送机制
      • 8.2.3 与8位、16位、32位以及64位存储器接口
    • 8.3 总线周期
      • 8.3.1 单传送周期
      • 8.3.2 成组周期
      • 8.3.3 中断确认周期
      • 8.3.4 专用总线周期
    • 8.4 PCI总线
      • 8.4.1 PCI局部总线的特征
      • 8.4.2 即插即用(Plug and Play)
      • 8.4.3 PCI接插件
      • 8.4.4 PCI性能
      • 8.4.5 PCI前景
      • 8.4.6 PCI总线操作
      • 8.4.7 总线命令
      • 8.4.8 DMA和中断
      • 8.4.9 PCI适配器
      • 8.4.10 PCI总线信号
    • 习题
  • 第九章 模数及数模转换
    • 9.1 综述
    • 9.2 D/A转换
      • 9.2.1 D/A转换器的基本原理
      • 9.2.2 权电阻解码网络D/A转换器
      • 9.2.3 T形电阻解码网络D/A转换器
    • 9.3 D/A转换器的主要技术指标
    • 9.4 A/D转换器
      • 9.4.1 采样/保持器
      • 9.4.2 A/D转换器的基本原理
    • 9.5 A/D转换器的主要技术指标
    • 9.6 D/A转换芯片介绍
    • 9.7 A/D转换芯片介绍
    • 习题
  • 第十章 外围接口芯片
    • 10.1 82C37A-5高性能可编程DMA控制器接口
      • 10.1.1 82C37A-5的内部结构
      • 10.1.2 82C37A-5的微处理机接口
      • 10.1.3 82C37A-5的DMA接口
    • 10.2 CHMOS可编程时间间隔定时器芯片82C54
      • 10.2.1 82C54的方框图
      • 10.2.2 82C54的体系结构
    • 10.3 82C55A可编程外围接口
      • 10.3.1 82C55A的体系结构
      • 10.3.2 82C55A与微处理机的接口
    • 10.4 82C59A可编程中断控制器
      • 10.4.1 82C59A的方框图
      • 10.4.2 82C59A的内部体系结构
      • 10.4.3 对82C59A的程序设计
    • 习题
  • 第十一章 多功能高集成外围芯片组82371
    • 11.1 综述
    • 11.2 寄存器地址空间
    • 11.3 PCI与ISA/EIO之间桥的寄存器
      • 11.3.1 PCI与ISA/EIO之间桥的配置所需寄存器(PCI功能0)
      • 11.3.2 DMA/EIO之间桥的I/O空间所需寄存器(IO)
    • 11.4 IDE控制器寄存器(PCI功能1)
      • 11.4.1 IDE控制器PCI配置寄存器(PCI功能1)
      • 11.4.2 IDE控制器I/O空间寄存器
    • 11.5 USB主控制器寄存器(PCI功能2)
      • 11.5.1 USB主控制器的PCI配置寄存器(PCI功能2)
      • 11.5.2 USB主控制器I/O空间寄存器
    • 11.6 电源管理寄存器
      • 11.6.1 PCI配置的电源管理寄存器(PCI功能3)
      • 11.6.2 电源管理I/O寄存器
      • 11.6.3 SMBus(系统管理总线)O空间寄存器
    • 11.7 PCI/ISA桥的功能
      • 11.7.1 存储器和I/O地址映像
      • 11.7.2 PCI总线对BIOS存储器的访问
      • 11.7.3 PCI接口
      • 11.7.4 ISA/EIO接口
      • 11.7.5 DMA控制器
      • 11.7.6 PCIDMA
      • 11.7.7 中断控制器
      • 11.7.8 系列中断(串行中断)
      • 11.7.9 定时器/计数器
      • 11.7.10 实时时钟
      • 11.7.11 X-总线支持
      • 11.7.12 复位支持
    • 11.8 IDE控制器功能描述
      • 11.8.1 IDE信号配置
      • 11.8.2 ATA寄存器模块译码
      • 11.8.3 PIOIDE事务处理
      • 11.8.4 总线主控设备功能
    • 习题
  • 第十二章 多功能高集成外围芯片组82443
    • 12.1 综述
      • 12.1.1 82443MX主要特征
      • 12.1.2 440MX配置特征
    • 12.2 体系结构概述
    • 12.3 中央处理机CPU复位
    • 12.4 系统地址映像
    • 12.5 主机接口功能
    • 12.6 存储器接口
      • 12.6.1 动态随机存储器DRAM接口
      • 12.6.2 动态随机存储器结构和配置
      • 12.6.3 系统存储管理
    • 12.7 AC’97音频和调制解调器控制器
      • 12.7.1 AC’97音频控制器
      • 12.7.2 AC’97调制解调器控制器
      • 12.7.3 AC’97控制器的连接
    • 12.8 PCI接口
      • 12.8.1 PCI接口技术
      • 12.8.2 北桥芯片组的功能
      • 12.8.3 南桥芯片组的功能
    • 12.9 DMA控制器
      • 12.9.1 DMA控制器
      • 12.9.2 PCI总线的DMA
    • 12.10 定时器和实时时钟RTC
      • 12.10.1 定时器/计数器
      • 12.10.2 实时时钟RTC
    • 12.11 中断控制器
    • 12.12 USB主机控制器
    • 12.13 IDE接口
    • 12.14 X-总线
    • 12.15 系统管理总线SMBus
    • 习题
  • 第十三章 汇编语言程序设计
    • 13.1 汇编语言基础
      • 13.1.1 汇编语言概述
      • 13.1.2 语句格式
    • 13.2 汇编语言程序结构
      • 13.2.1 源程序结构
      • 13.2.2 伪操作语句
      • 13.2.3 宏操作
      • 13.2.4 过程
    • 13.3 汇编语言程序设计
      • 13.3.1 顺序结构程序设计
      • 13.3.2 分支程序设计
      • 13.3.3 循环程序设计
      • 13.3.4 子程序
      • 13.3.5 中断
      • 13.3.6 发声程序
    • 习题
  • 第十四章 高档Pentium
    • 14.1 高能奔腾———Pentium Pro
      • 14.1.1 RISC技术
      • 14.1.2 新型体系结构
      • 14.1.3 Pentium Pro新技术
      • 14.1.4 Pentium Pro性能上的改进
      • 14.1.5 Pentium Pro总线
      • 14.1.6 Pentium Pro与NT
      • 14.1.7 Pentium Pro内部结构
      • 14.1.8 Pentium Pro流水线
      • 14.1.9 指令译码操作
      • 14.1.10 寄存器重命名技术
      • 14.1.11 乱序执行技术
      • 14.1.12 退出流水线操作
      • 14.1.13 浮点数改进
    • 14.2 多能奔腾———Pentium MMX
      • 14.2.1 MMX技术简介
      • 14.2.2 体系结构的改进
      • 14.2.3 简单的乘-累加操作
      • 14.2.4 应用
    • 14.3 二代奔腾———Pentium Ⅱ
      • 14.3.1 综述
      • 14.3.2 体系结构的增强
      • 14.3.3 Pentium Ⅱ流水线
      • 14.3.4 Pentium Ⅱ的Cache
      • 14.3.5 指令的预取和译码部件
      • 14.3.6 重排序缓冲存储器(ROB)
      • 14.3.7 调度发送/执行部件
      • 14.3.8 恢复部件
      • 14.3.9 分支转移预测
    • 14.4 多能奔腾二代———Pentium Ⅲ
      • 14.4.1 Pentium Ⅲ的高性能
      • 14.4.2 Pentium Ⅲ的低成本
      • 14.4.3 SSE指令
      • 14.4.4 Pentium Ⅲ的微体系结构
      • 14.4.5 微处理机序列号
    • 14.5 Pentium 4
      • 14.5.1 Pentium 4是Intel系列最高级、性能最强的微处理机
      • 14.5.2 Pentium 4的NetBurst微体系结构
      • 14.5.3 超级流水线技术
      • 14.5.4 高速的系统总线(400 MHz)
      • 14.5.5 拥有执行追踪功能的一级Cache
      • 14.5.6 高级动态执行机制
      • 14.5.7 高速执行引擎
      • 14.5.8 配备有先进传输机制的二级Cache
      • 14.5.9 性能增强了的浮点部件和多媒体部件
      • 14.5.10 单指令多数据扩展的数据流SIMD(SSE2)指令集
      • 14.5.11 数据预取(Prefetch)逻辑
      • 14.5.12 用于测试和性能监视的配置
    • 习题
  • 附录 Pentium指令系统
  • 主要参考文献

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