顶部
收藏

数字设计——原理与实践(第四版 影印版)


作者:
Jone F. Wakerly
定价:
79.00元
ISBN:
978-7-04-021379-9
版面字数:
1200.000千字
开本:
16开
全书页数:
895页
装帧形式:
平装
重点项目:
出版时间:
2007-04-06
读者对象:
高等教育
一级分类:
计算机/教育技术类
二级分类:
计算机科学与技术专业课程

暂无
  • 前言
  • 1 引论
    • 1.1 关于数字设计
    • 1.2 模拟与数字
    • 1.3 数字器件
    • 1.4 数字设计中的电子方面
    • 1.5 数字设计中的软件方面
    • 1.6 集成电路
    • 1.7 可编程逻辑器件
    • 1.8 专用集成电路
    • 1.9 印刷电路板
    • 1.10 数字设计层次
    • 1.11 以游戏之名
    • 1.12 进一步探讨
    • 练习题
  • 2 数字系统和编码
    • 2.1 进位计数制
    • 2.2 八进制数和十六进制数
    • 2.3 常见的进位计数制转换
    • 2.4 非十进制数的加法和减法
    • 2.5 负数的表示法
      • 2.5.1 符号数值表示法
      • 2.5.2 补码系统
      • 2.5.3 基数补码表示法
      • 2.5.4 二进制补码表示法
      • 2.5.5 减1基补码表示法
      • 2.5.6 反码表示法
      • 2.5.7 余码表示法
    • 2.6 二进制补码的加法和减法
      • 2.6.1 加法法则
      • 2.6.2 图形表示
      • 2.6.3 滋出
      • 2.6.4 减法法则
      • 2.6.5 二进制补码和无符号二进制数
    • 2.7 反码的加法和减法
    • 2.8 二进制乘法
    • 2.9 二进制除法
    • 2.10 十进制数的二进制编码
    • 2.11 格雷码
    • 2.12 字符编码
    • 2.13 行为、条件和状态的编码
    • 2.14 n立方和距离
    • 2.15 检错码和纠错码
      • 2.15.1 检错码
      • 2.15.2 纠错码和多重检错码
      • 2.15.3 汉明码
      • 2.15.4 CRC码
      • 2.15.5 二维码
      • 2.15.6 校验和码
      • 2.15.7 n中取m码
    • 2.16 用于串行数据传输和存储的编码
      • 2.16.1 并行和串行数据
      • 2.16.2 串行线路编码
    • 参考文献
    • 练习题
    • 习题
  • 3 数字电路
    • 3.1 逻辑信号和门
    • 3.2 逻辑系列
    • 3.3 CMOS逻辑
      • 3.3.1 CMOS逻辑电平
      • 3.3.2 MOS晶体管
      • 3.3.3 基本CMOS反相器电路
      • 3.3.4 CMOS与非门和或非门
      • 3.3.5 扇入
      • 3.3.6 非反相门
      • 3.3.7 CMOS与或非门和或与非门
    • 3.4 CMOS电路的电气特性
      • 3.4.1 概述
      • 3.4.2 数据手册和规格
    • 3.5 CMOS的静态电气特性
      • 3.5.1 逻辑电平和噪声容限
      • 3.5.2 带有电阻负载时的电路特性
      • 3.5.3 非理想输入时的电路特性
      • 3.5.4 扇出
      • 3.5.5 负载效应
      • 3.5.6 无用输入
      • 3.5.7 CMOS器件的失效
    • 3.6 CMOS的动态电气特性
      • 3.6.1 转换时间
      • 3.6.2 传输延迟
      • 3.6.3 功耗
      • 3.6.4 电流尖峰和去耦电容
      • 3.6.5 感应效应
      • 3.6.6 同步转换和接地反弹
    • 3.7 其他CMOS输入输出结构
      • 3.7.1 传输门
      • 3.7.2 施密特触发输入
      • 3.7.3 三态输出
      • 3.7.4 漏极开路输出
      • 3.7.5 驱动LED
      • 3.7.6 多源总线
      • 3.7.7 线连逻辑
      • 3.7.8 上拉电阻
    • 3.8 CMOS逻辑系列
      • 3.8.1 HC和HCT
      • 3.8.2 AHC和AHCT
      • 3.8.3 HC、HCT、AHC和AHCI、的电气特性
      • 3.8.4 AC和ACT
      • 3.8.5 FCT和FCT-T
      • 3.8.6 FCT-T的电气特性
    • 3.9 低压CMOS逻辑和接口
      • 3.9.1 3.3VLVTTL和LVCMOS逻辑
      • 3.9.2 5V容许输入
      • 3.9.3 5V容许输出
      • 3.9.4 TTL/LVTTL接口小结
      • 3.9.5 低于3.3V的逻辑电平
    • 3.10 双极逻辑
      • 3.10.1 二极管逻辑
      • 3.10.2 双极晶体管
      • 3.10.3 晶体管一晶体管逻辑
      • 3.10.4 TTL逻辑电平和噪声容限
      • 3.10.5 TTL扇出
      • 3.10.6 TTL逻辑系列
      • 3.10.7 一个TTL数据手册
      • 3.10.8 CMOS/ITL接口
      • 3.10.9 发射极藕合逻辑
    • 参考文献
    • 练习题
    • 习题
  • 4 组合逻辑的设计原理
    • 4.1 开关代数
      • 4.1.1 公理
      • 4.1.2 单变量定理
      • 4.1.3 二变量定理和三变量定理
      • 4.1.4 n变量定理
      • 4.1.5 对偶性
      • 4.1.6 逻辑函数的标准表示
    • 4.2 组合电路分析
    • 4.3 组合电路综合
      • 4.3.1 电路描述和设计
      • 4.3.2 电路操作
      • 4.3.3 组合电路最小化
      • 4.3.4 卡诺图
      • 4.3.5 最小化“积之和”
      • 4.3.6 其他的最小化方法
      • 4.3.7 程序化的最小化方法
    • 4.4 时序冒险
      • 4.4.1 静态冒险
      • 4.4.2 利用卡诺图发现静态冒险
      • 4.4.3 动态冒险
      • 4.4.4 设计无冒险电路
    • 参考文献
    • 练习题
    • 习题
  • 5 硬件描述语言
    • 5.1 基于硬件描述语言的数字设计
      • 5.1.1 什么是硬件描述语言
      • 5.1.2 硬件描述语言工具包
      • 5.1.3 基于硬件描述语言的设计流程
    • 5.2 硬件描述语言ABEL
      • 5.2.1 ABEL程序结构
      • 5.2.2 ABEL编译器操作
      • 5.2.3 WHEN语句和等式模块
      • 5.2.4 真值表
      • 5.2.5 范围、集合和关系
      • 5.2.6 测试向量
      • 5.2.7 其他ABEL特性
    • 5.3 硬件描述语言VHDL
      • 5.3.1 程序结构
      • 5.3.2 类型、常数和数组
      • 5.3.3 函数和过程
      • 5.3.4 库和包
      • 5.3.5 结构化设计要素
      • 5.3.6 数据流的设计要素
      • 5.3.7 行为的设计要素
      • 5.3.8 时间尺度
      • 5.3.9 模拟
      • 5.3.10 测试平台
      • 5.3.11 用于时序逻辑设计的VHDL特性
      • 5.3.12 综合
    • 5.4 硬件描述语言Verilog
      • 5.4.1 程序结构
      • 5.4.2 逻辑系统、节点、变量和常数
      • 5.4.3 向量和操作符
      • 5.4.4 数组
      • 5.4.5 逻辑操作符和表达式
      • 5.4.6 编译器指引
      • 5.4.7 结构化设计要素
      • 5.4.8 数据流的设计要素
      • 5.4.9 行为的设计要素(过程码)
      • 5.4.10 函数和任务
      • 5.4.11 时间尺度
      • 5.4.12 模拟
      • 5.4.13 测试平台
      • 5.4.14 用于时序逻辑设计的Verilog特性
      • 5.4.15 综合
    • 参考文献
    • 练习题
    • 习题
  • 6 组合逻辑的设计实践
    • 6.1 文档标准
      • 6.1.1 模块图
      • 6.1.2 门的符号
      • 6.1.3 信号名和有效电平
      • 6.1.4 管脚的有效电平
      • 6.1.5 “泡到泡”的逻辑设计
      • 6.1.6 硬件描述语言程序中的信号命名
      • 6.1.7 绘制版图
      • 6.1.8 总线
      • 6.1.9 附加的图示信息
    • 6.2 电路时序
      • 6.2.1 时序图
      • 6.2.2 传输延迟
      • 6.2.3 时序规格
      • 6.2.4 时序分析
      • 6.2.5 时序分析工具
    • 6.3 组合型可编程逻辑阵列PLD
      • 6.3.1 可编程逻辑阵列
      • 6.3.2 可编程阵列逻辑器件
      • 6.3.3 基本的阵列逻辑器件
      • 6.3.4 复杂的可编程逻辑器件CPLD
      • 6.3.5 CMOS可编程逻辑器件电路
      • 6.3.6 器件的编程和测试
    • 6.4 译码器
      • 6.4.1 二进制译码器
      • 6.4.2 大规模元件的逻辑符号
      • 6.4.3 3线-8线的译码器74x138
      • 6.4.4 级联的二进制译码器
      • 6.4.5 利用ABEL和PLD实现译码器
      • 6.4.6 用VHDL实现译码器
      • 6.4.7 用Verilog实现译码器
      • 6.4.8 七段译码器
    • 6.5 编码器
      • 6.5.1 优先编码器
      • 6.5.2 优先编码器74x148
      • 6.5.3 用ABEL和PLD实现编码器
      • 6.5.4 用VHDL实现编码器
      • 6.5.5 用Verilog实现编码器
    • 6.6 三态器件
      • 6.6.1 三态缓冲器
      • 6.6.2 标准MR三态缓冲器
      • 6.6.3 用ABEL和PLD实现三态输出
      • 6.6.4 用VHDL实现三态输出
      • 6.6.5 用Verilog实现三态输出
    • 6.7 多路复用器
      • 6.7.1 标准MSI多路复用器
      • 6.7.2 扩展多路复用器
      • 6.7.3 多路复用器、多路分配器和总线
      • 6.7.4 用ABEL和PLD实现多路复用器
      • 6.7.5 用VHDL实现多路复用器
      • 6.7.6 用Verilog实现多路复用器
    • 6.8 异或门和奇偶校验电路
      • 6.8.1 异或门和同或门
      • 6.8.2 奇偶校验电路
      • 6.8.3 9位奇偶发生器74x280
      • 6.8.4 奇偶校验的应用
      • 6.8.5 用ABEL和PLD实现异或门和奇偶校验电路
      • 6.8.6 用VHDL实现异或门和奇偶校验电路
      • 6.8.7 用Verilog实现异或门和奇偶校验电路
    • 6.9 比较器458
      • 6.9.1 比较器结构
      • 6.9.2 迭代电路
      • 6.9.3 一个迭代比较器电路
      • 6.9.4 标准IMI数值比较器
      • 6.9.5 用硬件描述语言实现比较器
      • 6.9.6 用ABEL和PLD实现比较器
      • 6.9.7 用VHDL实现比较器
      • 6.9.8 用Verilog实现比较器
    • 6.10 加法器、减法器和算术逻辑部件
      • 6.10.1 半加器和全加器
      • 6.10.2 行波加法器
      • 6.10.3 减法器
      • 6.10.4 超前进位加法器
      • 6.10.5 MSI加法器
      • 6.10.6 MSI算术逻辑单元
      • 6.10.7 组超前进位
      • 6.10.8 用ABEL和PLDs实现加法器
      • 6.10.9 用VHDL实现加法器
      • 6.10.10 用Verilog实现加法器
    • 6.11 组合乘法器
      • 6.11.1 组合乘法器结构
      • 6.11.2 用ABEL和PLD实现乘法
      • 6.11.3 用VHDL实现乘法
      • 6.11.4 用Verilog实现乘法
    • 参考文献
    • 练习题
    • 习题
  • 7 时序逻辑设计原理
    • 7.1 双稳态元件
      • 7.1.1 数字分析
      • 7.1.2 模拟分析
      • 7.1.3 亚稳态行为
    • 7.2 锁存器和触发器
      • 7.2.1 S-R锁存器
      • 7.2.2 S一R锁存器
      • 7.2.3 带使能端的S-R锁存器
      • 7.2.4 D锁存器
      • 7.2.5 边沿触发D触发器
      • 7.2.6 带使能端的边沿触发D触发器
      • 7.2.7 扫描触发器
      • 7.2.8 主/以S-R触发器
      • 7.2.9 主/从J-K触发器
      • 7.2.10 边沿触发J-K触发器
      • 7.2.11 T触发器
    • 7.3 时序同步状态机分析
      • 7.3.1 状态机结构
      • 7.3.2 输出逻辑
      • 7.3.3 特征方程
      • 7.3.4 使用D触发器的状态机分析
    • 7.4 时序同步状态机设计
      • 7.4.1 状态表设计实例
      • 7.4.2 状态最小化
      • 7.4.3 状态分配
      • 7.4.4 采用D触发器的综合
      • 7.4.5 采用J-K触发器的综合
      • 7.4.6 采用D触发器的其他设计实例
    • 7.5 用状态图设计状态机
    • 7.6 用转换表综合状态机
      • 7.6.1 转换方程
      • 7.6.2 激励方程
      • 7.6.3 方案变化
      • 7.6.4 实现状态机
    • 7.7 其他状态机设计实例
      • 7.7.1 猜谜游戏
      • 7.7.2 无用状态
      • 7.7.3 输出编码状态分配
      • 7.7.4 “无关”状态编码
    • 7.8 分解状态机
    • 7.9 反馈时序电路分析
      • 7.9.1 基本分析
      • 7.9.2 利用多反馈环路分析电路
      • 7.9.3 竞争
      • 7.9.4 状态表和流程表
      • 7.9.5 CMOSD触发器分析
    • 7.10 反馈时序电路设计
      • 7.10.1 锁存器
      • 7.10.2 设计基本模式流程表
      • 7.10.3 流程表最小化
      • 7.10.4 无竞争状态分配
      • 7.10.5 激励方程
      • 7.10.6 本质冒险
      • 7.10.7 小结
    • 7.11 ABEL时序电路设计特性
      • 7.11.1 寄存型输出
      • 7.11.2 状态图
      • 7.11.3 外部状态存储器
      • 7.11.4 定义Moore型输出
      • 7.11.5 利用WITH语句定义Mealy型和流水型输出
      • 7.11.6 测试向量
    • 7.12 用VHDL实现时序电路设计
      • 7.12.1 时钟电路
      • 7.12.2 用VHDL设计状态机
      • 7.12.3 一个VHDL状态机实例
      • 7.12.4 VHDL中的状态分配
      • 7.12.5 用VHDL实现流水型输出
      • 7.12.6 无状态表时的直接VHDL编码
      • 7.12.7 其他VHDL状态机实例
      • 7.12.8 用VHDL描述触发器
      • 7.12.9 VHDL状态机测试平台
      • 7.12.10 反馈时序电路
    • 7.13 用Verilog实现时序电路设计
      • 7.13.1 时钟电路
      • 7.13.2 用Verilog设计状态机
      • 7.13.3 一个Verilog状态机实例
      • 7.13.4 用Verilog实现流水型输出
      • 7.13.5 无状态表时的直接Verilog编码
      • 7.13.6 其他Verilog状态机实例
      • 7.13.7 用Verilog描述触发器
      • 7.13.8 Verilog状态机测试平台
      • 7.13.9 反馈时序电路
    • 参考文献
    • 练习题
    • 习题
  • 8 时序逻辑设计实践
    • 8.1 时序电路的文档标准
      • 8.1.1 通用标准
      • 8.1.2 逻辑符号
      • 8.1.3 状态机描述
      • 8.1.4 时序图和规格
    • 8.2 锁存器和触发器
      • 8.2.1 SSI锁存器和触发器
      • 8.2.2 开关去抖
      • 8.2.3 最简单的开关去抖器
      • 8.2.4 总线保持电路
      • 8.2.5 多位寄存器和锁存器
      • 8.2.6 用ABEL和PLD实现寄存器和锁存器
      • 8.2.7 用VHDL实现寄存器和锁存器
      • 8.2.8 用Verilog实现寄存器和锁存器
    • 8.3 时序PLD
      • 8.3.1 时序GAL器件
      • 8.3.2 PLD电路的时序规格
    • 8.4 计数器
      • 8.4.1 行波计数器
      • 8.4.2 同步计数器
      • 8.4.3 MSI计数器及应用
      • 8.4.4 二进制计数器状态的译码
      • 8.4.5 用ABEL和PLD实现计数器
      • 8.4.6 用VHDL实现计数器
      • 8.4.7 用Verilog实现计数器
    • 8.5 移位寄存器
      • 8.5.1 移位寄存器结构
      • 8.5.2 MSI移位寄存器
      • 8.5.3 移位寄存器计数器
      • 8.5.4 环形计数器
      • 8.5.5 Johnson计数器
      • 8.5.6 线性反馈移位寄存器计数器
      • 8.5.7 用ABEL和PLD实现移位寄存器
      • 8.5.8 用VHDL实现移位寄存器
      • 8.5.9 用Verilog实现移位寄存器
    • 8.6 迭代电路与时序电路
    • 8.7 同步设计方法
      • 8.7.1 同步系统结构
    • 8.8 同步设计中的障碍
      • 8.8.1 时钟歪斜
      • 8.8.2 门控时钟
      • 8.8.3 异步输入
    • 8.9 同步器失败和亚稳态
      • 8.9.1 同步器失败
      • 8.9.2 亚稳态分辨时间
      • 8.9.3 可靠的同步器设计
      • 8.9.4 亚稳态时序分析
      • 8.9.5 较好的同步器
      • 8.9.6 其他的同步器设计
      • 8.9.7 同步高速数据传输
    • 参考文献
    • 练习题
    • 习题
  • 9 存储器、CPLD和FPGA
    • 9.1 只读存储器
      • 9.1.1 利用ROM实现随机组合逻辑功能
      • 9.1.2 ROM内部结构
      • 9.1.3 二维译码
      • 9.1.4 商业ROM类型
      • 9.1.5 ROM控制输入和时序
      • 9.1.6 ROM应用
    • 9.2 读/写存储器
    • 9.3 静态RAM
      • 9.3.1 静态RAM的输入和输出
      • 9.3.2 静态RAM的内部结构
      • 9.3.3 静态RAM的时序
      • 9.3.4 标准静态RAM
      • 9.3.5 同步SRAM
    • 9.4 动态RAM
      • 9.4.1 动态RAM结构
      • 9.4.2 SDRAM时序
      • 9.4.3 DDRSDRAM
    • 9.5 复杂可编程逻辑器件
      • 9.5.1 XilinxXC9500CPLD系列
      • 9.5.2 功能模块结构
      • 9.5.3 输入输出模块结构
      • 9.5.4 开关阵列
    • 9.6 现场可编程门阵列
      • 9.6.1 XilinxXC4000FPGA系列
      • 9.6.2 可配置逻辑模块
      • 9.6.3 输入输出模块
      • 9.6.4 可编程互连
    • 参考文献
    • 练习题
    • 习题
  • 索引

相关图书